Modul 2 Percobaan 1 Kondisi 4
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=0, B3=clock , B4=0, B5=0, B6=0
4. Prinsip Kerja Rangkaian [Kembali]
2. Gambar Rangkaian Simulasi
[Kembali]
3. Video Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada rangkaian percobaan, terdapat dua rangkaian flip-flop. Rangkaian kanan adalah rangkaian J-K flip-flop dan rangkaian kiri adalah rangkaian D flip-flop.
Pada rangkaian J-K flip flop, setiap SPDT dihubungkan ke VCC untuk berlogika 1 dan dihubungkan ke ground untuk berlogika 0. B1 dan B0 berlogika 1, B2 dan B4, berlogika 0, sedangkan B3 dihubungkan dengan clock. B1 dihubungkan ke S, B0 dihubungkan ke R, B2 dihubungkan ke J, B4 dihubungkan ke K, dan B3 dihubungkan ke CLK. Pada rangkaian J-K flip flop tersebut, yang mempengaruhi outputnya adalah masukkan S dan R, sedangkan masukkan J, K, dan clock tidak berpengaruh. S dan R pada IC 74LS112 adalah aktif low, dimana untuk aktif inputannya harus 0, maka S dan R yang berlogika 1 akan menjadi tidak aktif. Jadi pada input S dan R, jika S dan R berlogika 0, maka output akan tetap seperti sebelumnya yaitu 0 dan komplemennya 1.
Pada rangkaian D flip-flop, setiap SPDT dihubungkan ke VCC untuk berlogika 1 dan dihubungkan ke ground untuk berlogika 0. B1 dan B0 berlogika 1, B5 dan B6, berlogika 0. B1 dihubungkan ke S, B0 dihubungkan ke R, B5 dihubungkan ke D, B6 dihubungkan ke CLK. Pada rangkaian D flip flop tersebut, yang mempengaruhi outputnya adalah masukkan S dan R, sedangkan masukkan D dan clock tidak berpengaruh. S dan R pada IC 7474 adalah aktif low, dimana untuk aktif inputannya harus 0, maka S dan R yang berlogika 1 akan menjadi tidak aktif. Jadi pada input S dan R, jika S dan R berlogika 0, maka output akan tetap seperti sebelumnya yaitu 0 dan komplemennya 1.
5. Link Download
[Kembali]
Link rangkaian [klik]
Link Html [klik]
Link Video [klik]
Download datasheet 74LS112 [klik]
Download datasheet 7474 [klik]
Tidak ada komentar:
Posting Komentar