Laporan Akhir 1 (percobaan 1)




1. Jurnal
[Kembali]





2. Alat dan Bahan [Kembali]

2.1 Alat
a.. Jumper
Gambar 1. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo


2.2 Bahan (proteus) [kembali]

a. IC 74LS112 (J-K Flip-Flop)


b. CD4013B (D Flip-Flop)




c. Gerbang AND (IC 7048)

d. Gerbang OR (IC 7432)






e. Power DC

Gambar 6. Power DC

f. Switch (SW-SPDT)

Gambar 7. Switch


g. Logicprobe atau LED
Gambar 8. Logic Probe

3. Rangkaian [Kembali]






4. Prinsip Kerja [Kembali]

   Pada percobaan 1 shift register, terdapat 4 kondisi, yaitu serial in/serial out (SISO), serial in/paralel out (SIPO), paralel in/serial out (PISO), dan paralel in/paralel out (PIPO). Dimana untuk mendapatkan kondisi tersebut, switch-switch akan diatur. Serial in, data akan masuk satu-persatu. Serial out data keluar satu persatu, paralel in data masuk bersamaan, dan paralel out data keluar secara bersamaan.

5. Video Percobaan [Kembali]





6. Analisis [Kembali]

1. Analisa Output yang dihasilkan tiap tiap kondisi

  • Kondisi 1 : B3 s.d. B6 = 0 , B0 dan B2 = 1 ,B1 = X

B3 - B6 = 0, karena pada rangkaian yang dipakai adalah B3' - B6' = 1, dihubungkan ke kaki set yang aktif low, sehingga set tidak aktif. 

B0 = 1 dihubungkan ke pin reset yang aktif low, sehinggareset tidak aktif. 

B2 = 1 terhubung pada kaki gerbang AND bersama pulsa clock dan dihubungkan ke pin CLK setiap flip-flop yang akan menghasilkan clock.

B1 = X, dimana bisa berlogika 1 maupun 0 yang akan terjadi pergeseran sesuai dengan inputan B1. Data akan masuk satu-persatu dan keluar satu persatu (SISO).

 

  • Kondisi 2 : B3 s.d. B6 = 0 , B1 = X , B0 = 1 , B2 = 

B3 - B6 = 0, karena pada rangkaian yang dipakai adalah B3' - B6' = 1, dihubungkan ke kaki set yang aktif low, sehingga set tidak aktif. 

B0 = 1 dihubungkan ke pin reset yang aktif low, sehingga reset tidak aktif. 

B1 = X, dimana bisa berlogika 1 maupun 0 yang akan terjadi pergeseran sesuai dengan inputan B1. Dihubungkan kan ke kaki J dan B1' dihubungkan ke kaki K.

B2 =  terhubung pada kaki gerbang AND bersama pulsa clock dan dihubungkan ke pin CLK setiap flip-flop yang akan menghasilkan clock. Saat B2 = 1, gerbang AND akan membentuk clock, sehingga data akan masuk satu-persatu, sedangkan ketika B2 diubah dari 1 menjadi 0, kaki CLK berlogika 0, sehingga kaki J dan K tidak aktif, kaki R dan S tidak aktif, maka output tidak berubah yang artinya data keluar bersamaan.

Kondisi ini adalah serial in paralel out (SIPO).


  • Kondisi 3 : B3 s.d. B6 = X , B1 = 0 , B0 dan B2 = 1 

B3 - B6 = X, dihubungkan ke kaki set yang aktif low, sehingga kaki set dapat aktif atau tidak.

B0 = 1 dihubungkan ke pin reset yang aktif low, sehingga reset tidak aktif. 

B1 = 0, dihubungkan kan ke kaki J dan B1' = 1 dihubungkan ke kaki K, sehingga menghasilkan kondisi reset saat dihubungkan dengan clock.

B2 = 1 terhubung pada kaki gerbang AND bersama pulsa clock dan dihubungkan ke pin CLK setiap flip-flop yang akan menghasilkan clock, sehingga kaki J dan K akan berfungsi.

Pada kondisi ini, data masuk secara bersamaan dan keluar secara satu persatu (PISO).


  • Kondisi 4 : B3 s.d. B6 = X , B0 = 1 , B1 dan B2 = 0

B3 - B6 = X, dihubungkan ke kaki set yang aktif low, sehingga kaki set dapat aktif atau tidak.

B0 = 1 dihubungkan ke pin reset yang aktif low, sehingga reset tidak aktif. 

B1 = 0, dihubungkan kan ke kaki J dan B1' = 1 dihubungkan ke kaki K, sehingga menghasilkan kondisi reset saat dihubungkan dengan clock.

B2 = 0 terhubung pada kaki gerbang AND bersama pulsa clock dan dihubungkan ke pin CLK setiap flip-flop. Karena output yang dihasilkan gerbang AND adalah 0, maka pin CLK akan berlogika 0. Yang berarti flip-flop tidak diberi clock.

Pada kondisi ini, data masuk secara bersamaan dan keluar secara bersamaan (PIPO).


2. Jika gerbang AND dihapus, sumber clock langsung dihubungkan ke flip-flop, bandingkan output yang didapat

Jika gerbang AND dihapus, maka hanya kondisi SISO dan PISO yang dapat dihasilkan oleh output, sedangkan kondisi SIPO dan PIPO tidak dapat dihasilkan, karena untuk mendapatkan paralel out pin CLK harus berlogika 0 atau tidak terdapat clock.



7. Download [Kembali]

Download HTML [klik]
Download video rangkaian [klik]
Download file rangkaian [klik]
Download datasheet 74LS112 [klik
Download datasheet 7408 (gerbang AND) [klik]
Download Datasheet 7432 (gerbang OR) [klik]

Tidak ada komentar:

Posting Komentar

BAHAN PRESENTASI UNTUK MATA KULIAH ELEKTRONIKA 2020/2021 OLEH: Saiydul Azmy 2010953013 Dosen Pengampu: Darwison, M.T Referensi: 1. Robert L....